1. 研究目的与意义
随着科技水平的不断提高，信息处理技术的迅猛发展，以DSP（数字信号处理）为核心技术的产品日新月异。
数字化发展的过程中，在电子通信、多媒体家电、仪表仪器、无线传输、医疗器械、物联网等高科技领域，DSP占据着举足轻重的地位。
时序分析是芯片设计检查中一项复杂且重要的工作，只有当满足时序要求后电路中的数据才能正确的锁存和传输，从而保证芯片电路正常工作，达到理想的性能。
2. 课题关键问题和重难点
时序设计的根本就是芯片中所有触发器是否满足建立时间/保持时间的要求。
时序分析是检查同步电路设计质量的重要工作，如果在设计中存在建立时间和保持时间的时序违例，就会造成电路信号在传递的过程中引起亚稳态，从而导致电路中错误的数据锁存到寄存器中传递，使芯片逻辑错误而影响同步电路的正常工作。
因此，芯片的时序分析与检测是芯片设计的重点。
3. 国内外研究现状（文献综述）
自从十九世纪四十年代末Bell实验室发明晶体管以来，以半导体集成电路为代表的微电子技术得到了飞速发展，已经成为现代信息产业技术的先导和基石。
COMS工艺的发展以及设计方法学的不断革新是推动集成电路发展的直接动力来源。
当前，集成电路的制造工艺的特征尺寸已经降到7纳米，主流工艺已经达到14纳米，5纳米工艺也在实验室研制当中，集成电路设计已经进入了纳米级的设计阶段。
4. 研究方案
方案设计：（1）查看所要导入EDA工具的数据，根据模块的大小和时序约束文件的要求，完成模块的初步布局。
（2）分析place、cts、route阶段后的时序问题，判断各阶段的合理性并修复时序违例。
（3）总结各阶段的出现时序违例的原因和解决方法，并为以后时序优化工作提供借鉴。
5. 工作计划
第1-2周：查阅文献，学习时序优化的基本知识，分析floorplan 、cts、route等阶段对时序的影响。
第3-4周：学习EDA工具的操作流程和相关脚本。
第5-6周：通过EDA工具，导入所需的数据资料，完成模块的floorplan规划。
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