1. 研究目的与意义
数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。
集成电路设计可以分为前段和后端两个部分，而后端设计主要包括了：布局规划、时钟树综合、布线、寄生参数提取和版图物理验证。
在芯片的整个设计过程中，设计者通常都要对设计不断进行验证工作，在设计的后期阶段，则是通过工程改变命令（ECO，engineering change order）的技术去实现。
2. 课题关键问题和重难点
在目前学习看来，数字后端设计是个复杂而庞大的知识内容，我们还有很长的过程要去经历，我们需要理解后端设计流程中的诸多概念，理解流程中每一步的工作，只有深入接触了解才会学的更透彻；学会使用流程相关的工具，遇到问题知道如何分析，能找到候选解决方案并尝试。
进入ECO阶段后，当前的数据就不能再回去用PNR工具来进行优化，只能通过脚本进行局部改动。
在学习ECO的过程中，要明白什么是ECO flow，在base eco和metal eco阶段，我们应该做什么，只是我还不能熟练使用工具常用命令和部分GUI操作，我还应该提高分析和解决问题的效率；需要了解Verilog语法，熟练使用TCL脚本，去学习脚本中各变量和命令是干什么的，这将引出很多需要去理解的概念；还要熟练使用Linux环境，熟练使用grep/sed/awk/perl/shell脚本等基本用法，最好精通一种linux脚本语言，熟练使用vim文本编辑器。
3. 国内外研究现状（文献综述）
数字后端设计又称物理设计，将网标格式的文本转化成一个个有物理大小和位置的单元、连线。
并且在实现过程中要满足面积、功耗、性能等要求。
一、 逻辑综合，从RTL到Gate-Level Netlist逻辑综合： Logic Synthesis / Synthesis门级网表： Gate-Level Netlist / Netlist1. 简单地说，逻辑综合的目标就是把Design从RTL映射到Gate Level Netlist，同时满足设置的约束（包括时序，面积，功耗等约束）; 2. 逻辑综合要满足在sdc约束下的setup timing，不需要理会hold timing； 3. 常用的工具有synopsys的design compiler （dc）和cadence的 RTL Compiler (rc);二、形式验证，RTL vs. Mapped.v形式验证：Formality/Formal 1. 形式验证工具既不是仿真工具，也不是测试向量生成工具，更不是时序分析工具。
4. 研究方案
深入学习TCL语言，多练习使用TCL语言写脚本。
在进入ECO一阶段通过脚本进行局部改动来优化。
在优化ECO阶段的学习中，意识到运用脚本的重要性，深入了解两大类ECO：Function ECO：局部的改动逻辑功能，例如将cell的连接关系改掉，或者增加删除inverter等。
5. 工作计划
第1周：完成任务书，查找文献第2周：完成文献翻译，完成开题报告。
第3周：熟悉Linux基础操作，熟练使用vim文本编辑器,掌握ICC2的基础使用方法。
第4周：了解软件内具体的后端流程。
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