1. 研究目的与意义
集成电路技术已经进入纳米时代，世界上多条40nm／28nm的生产线已进入规模化生产；28nm的生产技术已经基本成型，采用28nm技术的产品已经出产，台积电正向硅材料的尽头挑战，成功研究出7nm。
随着工艺技术水平的不断提高，早期的人工设计已逐步被计算机辅助设计(CAD)所取代，目前已进入超超大规模集成电路设计和SOC设计阶段。
在集成电路设计技术中最重要的设计方法、EDA工具及IP核三个方面都有新的发展。
2. 课题关键问题和重难点
设计使用工艺采用TSMC 28HPC ，标准组件采用 TSMC 9T lib架构，针对记忆位址产生模块进行物理设计。
1． 首先对于给定好尺寸的block，进行Floorplan 的设计，根据DATAFlow和逻辑关系摆放SRAM 的位置，以满足时序的要求和Congestion。
难点：SRAM的摆放布局。
3. 国内外研究现状（文献综述）
自1958年德克萨斯仪器公司制造出第一块集成电路以来，集成电路产业一直以惊人的速度发展着，到目前为止，集成电路基本遵循着摩尔定律发展，即集成度几乎每18个月翻一番。
随着制造工艺的发展，IC设计已经进入纳米级时代：目前国际上能够投入大规模量产的最先进工艺为40nm，国内的水平正将进入65nm，Intel酷睿I系列创记录采用了领先的32nm工艺，并且为下一代22nm工艺正在研发中。
在集成电路设计中，布局布线的另一种模块化设计方案则是和综合相似的方案，实行自上向下（top-down）分配，变成模块化再将它们整合在一块。
4. 研究方案
本设计使用工艺采用TSMC 28HPC ，标准组件采用 TSMC 9T lib架构，针对记忆位址产生模块进行物理设计。
考虑到记忆位址产生模块进行物理设计，就必须借助EDA工具在某一模块上就行设计。
国内EDA软件多而杂，相对当前芯片发展工艺进程较落后，因此此设计运用到的软件有Cadence公司和Synopsys的Innovus，Calibre，Laker，Tweaker等主流IC设计工具。
5. 工作计划
第 1 周 接受任务书，领会课题含义，按要求查找相关资料；第 2 周 阅读相关资料，理解有关内容；第 3 周 翻译相关英文资料，提出拟完成本课题的方案，写出相关开题报告一份；第 4 周 确定端口位置、形状、大小，并以Lef/Def形式表示；第 5 周 完成电源布线，确定Floorplan，解决congestion 和 Timing约束；第 6 周 做CTS分析，使Setup和Hold 满足；完成中期检查；第 7 周 通过CCOPT优化；Formal check（形式等价检查）；第 8 周 SISTA（信号完整度静态时序分析）；第 9 周 静态，动态压降分析；第10周 DRC/LVS调试检查；整理资料，准备撰写论文；第11周 修改、完善并提交毕业论文； 第12周 评阅教师评阅论文，学生根据指导意见修改论文；接受答辩资格审查；第13周 准备参加答辩第14周 毕业设计答辩及成绩评定。
以上是毕业论文开题报告，课题毕业论文、任务书、外文翻译、程序设计、图纸设计等资料可联系客服协助查找。
